10.interface

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Abstract Interface
Verilog Syntax
Circuit Design
AI summary
高级语法中的抽象接口(interface)可以解决元件例化语句无法明确输入输出信号的问题,并优化模块接口的复用和修改。其语法形式与模块相似,能够减少源代码量,但Verilator目前不支持该语法。

高级语法(4):抽象接口interface

电路图清晰地标明了元件的每位输入是从哪个元件的输出得到的,而元件例化语句无法做到这一点:
  • 元件例化语句不标出信号是作为输入还是输出
  • 信号相关模块的例化代码可能隔了很远
同时,模块接口部分的代码,在语法上也有可改进的地方:
  • 不同模块可能复用一部分接口
  • 添加一个接口,需要修改多处代码
interface语法可以解决这一些问题,其语法形式与模块类似,具体为:
把interface的声明放到头文件里,可以大幅减少源代码量。
Verilator暂不支持interface语法。
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