9.precompile
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Precompilation Commands
C Language
SystemVerilog
AI summary
文档介绍了C语言和SystemVerilog中的预编译命令,包括如何使用头文件、宏定义和条件编译。预编译命令可以提高代码的可读性,配置参数,生成不同电路,以及封装功能。
高级语法(3):预编译命令
C语言中的部分预编译命令:
有了预编译命令,就可以用利用头文件,提升代码易读性。
sv中的预编译命令,和c语言基本一致,用
`
(反引号)开头:预编译命令可以达到以下效果:
- 配置一些参数。类似于
parameter
语句。
- 根据不同的参数,生成不同的电路。不同于mux。
generate if
语句的粒度为电路语句。而```ifdef``之类的预编译命令可以是任意粒度的。
- 使用头文件。类似于
package
语句。
- 使用宏来封装一些功能。部分情况下可用
function
语句代替。
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