FPGA面试题

1. CMOS反相器的原理



上：PMOS（负载管）;下：NMOS（输入管）
当栅极有高于阀值的电压接入时候，PMOS截至NMOS导通，输出的脚电平被拉低到0V输出为0；
当栅极的电压低于阀值的时候，NMOS截至PMOS导通，输出的电平，被拉升到接近电源的电压值，逻辑判断为1

2. 三大通讯协议的理解和应用
UART：（Universal Asynchronous Receive Transmitter，通用异步收发器），通用异步接收/发送装置，UART是一个并行输入成为串行输出的芯片。主机和从机至少要接三根线，RX、TX和GND。TX用于发送数据，RX用于接受数据（收发不是一根线，所以是全双工方式）。可用于单片机与PC机通信。
SPI：（Serial Peripheral Interface, 同步外设接口）是由摩托罗拉公司开发的全双工同步串行总线，该总线大量用在与EEPROM、ADC、FRAM和显示驱动器之类的慢速外设器件通信。SPI 接口由SDI（串行数据输入），SDO（串行数据输出），SCLK（串行移位时钟），CS（从使能信号）四种信号构成，CS 决定了唯一的与主设备通信的从设备，片选信号低电平有效。通讯时，数据由SDO 输出，SDI 输入，数据在时钟的上升或下降沿由SDO 输出，在紧接着的下降或上升沿由SDI 读入，这样经过8/16 次时钟的改变，完成8/16 位数据的传输。
IIC(INTER IC BUS，意为IC之间总线)：两根线：一个时钟线SCL和一个数据线SDA。只有一根数据线，所以是半双工通信。一般用于同一板卡上芯片之间的通信。
三种协议的区别：
1、电气信号线上
SPI 总线由三条信号线组成，SPI总线可以实现多个SPI设备互相连接。提供 SPI串行时钟的SPI设备为SPI主机或主设备(Master)，其他设备为SPI从机或从设备(Slave)。主从设备间可以实现全双工通信，当有多个从设备时，还可以增加一 条从设备选择线。
如果用通用IO口模拟SPI总线，必须要有一个输出口(SDO)，一个输入口(SDI)，另一个口则视实现的设备类型而定，如果要实现主从设备，则需输入输出口；若只实现主设备，则需输出口即可；若只实现从设备，则只需输入口即可。
I2C总线是双向、两线(SCL、SDA)、串行、多主控（multi-master）接口标准，具有总线仲裁机制，非常适合在器件之间进行近距离、非经常性的数据通信。在它的协议体系中，传输数据时都会带上目的设备的设备地址，因此可以实现设备组网。
在总线上主和从、发和收的关系不是恒定的，而取决于此时数据传送方向。如果主机要发送/接收数据给从器件，则主机首先寻址从器件，然后主动发送数据至从器件/接收从器件发送的数据，最后由主机终止发送/接收过程；在这种情况下．主机负责产生定时时钟和终止数据传送。
I2C总线简化了硬件电路PCB布线，降低了系统成本，提高了系统可靠性。因为12C芯片除了这两根线和少量中断线，与系统再没有连接的线，用户常用IC可以很容易形成标准化和模块化，便于重复利用。
I2C总线可以通过外部连线进行在线检测，便于系统故障诊断和调试，故障可以立即被寻址，软件也利于标准化和模块化，缩短开发时问。连接到相同总线上的IC数量只受总线最大电容的限制，串行的8位双向数据传输位速率在标准模式下可达100Kbit/s，快速模式下可达400Kbit/s，高速模式下可达3．4Mbit/s。
如果用通用IO口模拟I2C总线，并实现双向传输，则需一个输入输出口(SDA)，另外还需一个输出口(SCL)。
UART总线是异步串口，一般由波特率产生器(产生的波特率等于传输波特率的16倍)、UART接收器、UART发送器组成，硬件上有两根线，一根用于发送，一根用于接收。
显然，如果用通用IO口模拟UART总线，则需一个输入口，一个输出口。
2、SPI和UART可以实现全双工，但I2C不行；
3、I2C 线更少，功能比UART、SPI更为强大，但是技术上也更加麻烦些，因为I2C需要有双向IO的支持，而且使用上拉电阻，抗干扰能力较弱，一般用于同一板卡上芯片之间的通信，较少用于远距离通信。SPI实现要简单一些，UART需要固定的波特率，就是说两位数据的间隔要相等，而SPI则无所谓，因为它是有时钟的协议。I2C的速度比SPI慢一点，协议比SPI复杂一点，但是连线也比标准的SPI要少。

3. 保持时间和建立时间及在时钟信号延迟时的变化☆
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的最小时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器.
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的最小时间。如果hold time 不够,数据同样不能被打入触发器. DFF将不能正确地采样到数据,将会出现 metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立 和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量.
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致 亚稳态的传播。



时钟信号延迟时，建立时间增大，保持时间减小。

4. 解释setup和hold time violation,画图说明,并说明解决办法.
Setup time violation：即不满足建立时间。
Hold time violation：即不满足保持时间。
示例：如下图所示，分析data path（A---B）和clk path（A---C），假设t0时刻FF1采集到数据并传递给FF2，那么FF2只要在t10上升沿采到数据即可，所以数据有一整个Tperiod的时间来传递到FF2-D端。因为要满足建立时间要求，所以对于FF2来说，数据要比时钟“走得快”：
Tdata_path+ Tsetup <= Tclk_path+ Tperiod
所以，Tclk_delay_FF1 + Tc->q_FF1+ Tcomb_logic+ Tsetup <= Tclk_delay_FF2 +Tperiod。不满足此公式即为violation。
满足MAX_data_path_delay + Tsetup <= MIN_clk_path_delay + Tperiod，才能保证电路是可靠的。
保持时间其实质是当前时钟沿的FF1输出不能太快在当前沿到达FF2。以上图为例，即在t10时刻，为防止FF1采到的新数据太快到达FF2而“冲掉”原来的正确数据，数据必须要在一定时间之后才允许到达，所以保持时间分析，分析的是FF1和FF2的同一个时钟沿。因为datapath和clk_path要满足保持时间要求，所以 Tdata_path– Thold >= Tclk_path
所以：Tclk_delay_FF1 + Tc->q_FF1+ Tcomb_logic– Thold >= Tclk_delay_FF2，不满足此公式的即为Hold violation。
其中Tclk_skew =Tclk_delay_FF2– Tclk_delay_FF1.
满足MIN_data_path_delay – Thold>= MAX_clk_path_delay.才能保证电路是可靠的。

5. 给了reg的setup,hold时间,求中间组合逻辑的delay范围☆
假设时钟周期为 Tclk ，reg 的 Setup 和 Hold 时间分别记为 Setup 和 Hold。 则有：Hold < Delay < Tclk – Setup。

6. 时钟周期为T,触发器D1的建立时间最大为T1max,最小为组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件

7. 给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式☆

8. 一个四级的Mux,其中第二级信号为关键信号 如何改善
把第二级MUX的输入信号，提前到最后一级MUX的输入端。然后调整各级MUX的S端选择条件（同时注意修改片选信号，保证其优先级未被修改）

9. 给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径
关键路径是指设计中从输入到输出经过的延时最长的逻辑路径。从输入到输出的延时取决于信号所经过的延时最大路径，而与其他延时小的路径无关。在优化设计过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。

10. 亚稳态☆
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去.
两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。
解决方法：
降低系统时钟频率（平均无故障时间MTBF）；引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）；改善时钟质量，用边沿变化快速的时钟信号；避免使用dV/dt低的输入信号。
慢时钟域同步到快时钟域：上升沿检测：先将发送时钟域过来的信号用寄存器打两拍，然后将输出信号A和再打一拍的反向信号B相与；下降沿检测：则将输出信号A反向和再打一拍的同向信号B相与）。





快时钟域同步到慢时钟域：将快时钟域传递的信号持续时间延长（通过计数器or状态机实现），使其大于慢时钟域的一个时钟周期；使用握手信号（反馈信号）；FIFO通信。

11. 什么是竞争与冒险现象？怎么判断？如何消除？☆
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由于竞争产生的毛刺叫做冒险）。
判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电容，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。

12. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？☆
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻
OC门：集电极开路门
OC门电路必须加上拉电阻，以提高输出的高电平值。
OC门可以实现“线与”运算
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻

13. 同步逻辑和异步逻辑？☆
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

14. IC设计中同步复位与异步复位的区别☆
同步复位在时钟沿变化时，完成复位动作，消耗资源大。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。异步复位、同步释放。

15. 多时域设计中,如何处理信号跨时域☆
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。
信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；第三种方法就是采用握手信号。

16. 同步时钟设计☆
同步时钟设计简单说就是一个系统中（或系统中的一部分）都采用同一个时钟触发。系统中的(D)触发器全部都连接到一个时钟，而且只控制触发器的同步端（输入，同步置位，同步复位）。这样的系统是相对于异步系统而言的，异步系统并不是不 同的触发器时钟端连接到不同的时钟信号的系统（一般的这样叫做跨时钟系统，是相对几个较小的同步系统的组合），而是根本没有了时钟的概念，依靠和触发器构造一样的反馈电路组成。相对于异步系统，同步系统更好设计（异步设计则象一个魔术,类似于汇编和高级语言的关系），更容易进行时序分析(为什么要用D触发器而不用D锁存器)——在这里组合逻辑的竞争冒险毛刺问题都不存在了。应该说，同步系统最大的问题在于时钟的偏斜(skew)。同步时钟系统也存在一些涉及的技巧，这些技巧一般围绕着降低关键路径的延时和时间和空间的平衡。

17. 同步设计的原则
• 尽可能使用同一时钟，时钟走全局时钟网络。多时钟域采用“局部同步”；
• 避免使用缓和时钟采样数据。采用混合时钟将导致Fmax小一倍；
• 避免在模块内部使用计数器分频所产生的时钟；
• 避免使用门控时钟。组合电路会产生大量毛刺，所以会在clk上产生毛刺导致FF误翻转。

18. 时序约束的概念和基本策略，附加约束的作用？
时序约束主要包括周期约束（触发器FFS到触发器FFS），偏移约束（输入端IPAD到FFS，FFS到输出端OPAD），静态时序路径约束（IPAD到OPAD）三种。通过附加时序约束可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。

19. 附加约束的作用？
1. 提高设计的工作频率（减少了逻辑和布线延时）；
2. 获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）
3. 指定FPGA/CPLD的电气标准和引脚位置。

20. FPGA与CPLD内部结构区别？

	CPLD	FPGA
内部结构	Product term（基于乘积项）	Look up Table（基于查找表）
程序存储	内部EEPROM/FLASH	SRAM，外挂EEPROM
资源类型	组合逻辑资源丰富	时序逻辑资源丰富
集成度	低	高
使用场合	完成控制逻辑	能完成比较复杂的算法
速度	慢	快 ？？
其他资源	－	PLL、RAM和乘法器等
保密性	可加密	一般不能保密

21. 你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；
TTL/CMOS电平范围是0~1.8/2.5/3.3/5V(不同单片机范围不同)，高电压表示1，低电压表示0。而RS232逻辑电平范围-12V~12V，-5~-12表示高电平，+5~+12V表示低电平。
用CMOS可直接驱动TTL;加上拉电阻后,TTL可驱动CMOS.由于TTL是在0.3-3.6V之间，而CMOS在12V或5V。TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。
高低电平：CMOS为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
TTL为:Vih>=2.0V, Vil<=0.8V; Voh>=2.4V, Vol<=0.4V.
上拉电阻用途（提高驱动能力）：
1、当TTL电路驱动CMOS电路时，在TTL输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，以提高输出的高电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、为了防止静电损伤和电磁干扰，不用的管脚不能悬空，上拉电阻降低输入阻抗，提供泄荷通路，提高总线的抗电磁干扰能力
5、芯片管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。
6、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑：电阻大，电流小。
2、从确保足够的驱动电流考虑：电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能使边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

22. BLOCKING 和NONBLOCKING 赋值的区别（阻塞、非阻塞赋值）
阻塞赋值：阻塞赋值是顺序执行的，在同一个always块中，一条阻塞赋值语句如果没有执行结束，那么该语句后面的语句就不能被执行，即被“阻塞”。阻塞赋值语句在每个右端表达式计算完后立即赋给左端变量，前一条语句的执行结果直接影响到后面语句的执行结果。
非阻塞赋值：非阻塞赋值是并行执行的，由时钟节拍决定，在时钟上升沿到来时，首先执行赋值语句的右边，进程结束时将begin-end之间的所有赋值语句同时赋值到赋值语句的左边，有一个时钟周期的延时。

23. 说说静态、动态时序模拟的优缺点☆
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序分析就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

24. 根据卡诺图写出逻辑表达式

25. 画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路

26. 用一个二选一mux和一个inv实现异或

27. 用与非门等设计全加法器
input  Xi ,Yi,Ci；//Ci表示来自低位的进位；output  sum,Cout；//Cout表示向高位的进位
而通过真值表我们可以看出来：Cout=Xi*Yi +Yi*Ci +Xi*Ci；sum = X^Y^Ci；

28. 分析门电路的异同

29. D触发器和锁存器的区别
锁存器：电平敏感的存储器，可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。存储1位二进制数。锁存器在不锁存数据时，输出信号随输入信号变化；锁存时，输出数据被锁住，输入信号不起作用。锁存器的输出有时延，时序分析困难，易产生毛刺，大量浪费芯片资源。锁存器的速度比触发器快。
触发器：边沿触发，由交叉耦合的门构成双稳态存储器，分为上升沿触发和下降沿触发，可认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器决定了触发器的保持时间。存储1位二进制数。输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。

30. Latch与register的区别？行为描述中。latch如何产生？
寄存器：用来暂时存放参与运算的数据和运算结果的小型存储区域，寄存器的存储电路由锁存器或触发器构成。可存储N位二进制数。边沿触发。
行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。
异同：
1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。
2、latch容易产生毛刺（glitch），DFF则不易产生毛刺。
3、 如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。
4、latch将静态时序分析变得极为复杂。
latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。
有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用 latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。

31. 简述latch和filp-flop的异同
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
latch和flip-flop都是时序逻辑，但latch受所有的输入信号控制，只要输入信号变化，latch就变化。也正因为如此，latch很容易出毛刺。flip-flop是触发器，只有在被时钟触发时才采样当前的输入，产生输出。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少。但是你用的如果是 fpga，那么内部一般带DFF单元，反而用触发器更好。

△：：基本电路的电路图及Verilog实现，如：二分频、四分频、五分频、边沿检测电路

1. 用D触发器实现2分频的逻辑电路
D触发器的输出Q取反接到输入，输出则为二分频输出。

2. 你所知道的可编程逻辑器件，用Verilog/VHDL描述8位D触发器逻辑？

3. 用D触发器做个4进制的计数
用2个寄存器实现

4. 写异步D触发器的verilog module





o_p <= i_din; o_qn <= ~ i_din;



画出DFF的结构图,用verilog实现。
异步复位





同步复位

5. 用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？
module(clk,current-stage,carryin,next-stage,carryout);
input clk, current-stage,carryin;
output next-stage,carryout;
always@(posedge clk)
carryout=carryin*current-stage；与门
next-stage=carryin’*current-stage+carryin*current-stage’; 与门，非门，或门（或者异或门）

6. 请用HDL描述四位的全加法器、5分频电路

7. 用VERILOG或VHDL写一段代码,实现10进制计数器

8. 用VERILOG或VHDL写一段代码,实现消除一个glitch
传输过来的信号经过两级触发器就可以消除毛刺。



滤掉大于1个周期且小于2个周期glitch的原理图如下：

9. 描述一个交通信号灯的设计

10. 状态机☆
通过不同的状态迁移来完成一些特定的顺序逻辑。
状态机的基本要素：输入（引发状态变化的条件）、输出（状态变化后引起的变化）、状态（一般为逻辑值）

11. MOORE与MEELEY状态机的特征☆
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。
Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。

12. 设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求

13. 设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程

14. 画出可以检测11010串的状态图,并用verilog实现

15. 用FSM实现101101的序列检测模块，请画出state machine;请用RTL描述其state machine
46题的RTL图：

16. 用verilog/vhdl检测stream中的特定字符串
请用verilog 或VHDL来实现同步输入信号I_a（时钟域I_clk）的“10100”序列的检查，即当检测到I_a输入出现“10100”时，将O_b置1，否则置0。示例波形如下图：
评分标准：采用状态机设计：无语法错误：功能正确（输入输出满足示例波形）

17. 异步FIFO☆画框图

18. 用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)
reg [N-1:0] memory [0:M-1]; //定义FIFO为N位，字长容量为M
8个always模块：2个用于读写FIFO，2个用于产生头地址head和尾地址tail，1个用来产生counter计数，3个用来根据counter的值产生空、满、半满信号。

19. 系统最高速度计算（最快时钟频率）和流水线设计思想
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
流水线能动态的提升器件性能它的基本思想是对经过多级逻辑的长数据通路进行重新构造把原来必须在一个时钟周期内完成的操作分成多个周期完成。这种方法允许更高的工作频率因此提高了数据吞吐量。

20. FPGA基本结构☆
可编程逻辑块CLB{ XILINX：查找表（LUT）、触发器（FF） }、可编程内部连线（wires）、可编程输入/输出端口（I/O）。
FPGA基于LUT，LUT本质上就是一个RAM，每一个LUT可以看成一个有4位地址线的16x1的RAM。这也是为什么FPGA需要外接一个rom来上电配置。
以xilinx的Spartan-II为例，主要包括CLBs，I/O块，RAM块和可编程连线。在spartan-II中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。 Slices可以看成是SpartanII实现逻辑的最基本结构。
FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于PLD。所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。

21. FPGA选型时要考虑哪些方面
厂商、芯片系列、逻辑资源大小、I/O口数量、信号电平、系统功耗、FPGA内部时钟需求、内嵌存储器大小需求、内嵌功能模块需求等。

22. JTAG信号
TCK：测试时钟输入。用于移位控制，上升沿将测试指令、测试数据和控制输入信号移入芯片，下降沿将数据从芯片移除；
TMS：测试模式选择。串行输入端，用于控制芯片内部的JTAG状态机；
TDI：测试数据输入。串行输入端，用于指令和编程数据的输入，在上升沿时数据被捕获；
TDO：测试数据输出。串行输出端，在下降沿时数据被输出；
TRST：测试复位输入。（仅用于扩展JTAG），异步、低电平有效，用于JTAG初始化。

23. FPGA芯片内有哪些存储器资源
块RAM（BRAM）、LUT、移位寄存器
FPGA芯片内有存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
在生成RAM等存储单元时，首选block RAM资源。因为：使用block RAM资源可以节约更多的FF和LUT等底层可编程单元，最大程度发挥器件效能；block RAM是一种可以配置的硬件结构，其可靠性和速度更具优势。

24. FPGA设计中如何实现同步时序电路的延时
异步电路的延时实现：异步电路一般是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。
在同步电路中，对于比较大的和特殊要求的延时，一般通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。

25. HDL语言的层次概念
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。系统级，算法级，RTL级(行为级)，门级，开关级

26. 查找表的原理与结构？
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

27. Verilog关键字考察
Buf、event、include、initial等

28. 可综合与不可综合
Delay、task、initial、always中有两个时钟等

29. 在FPGA中什么是系统同步什么是源同步？
源同步就是上游设备发送数据的的同时还发送时钟，且数据和时钟保持一定的相位关系，如相位对齐，那么下游数据就使用这个时钟才采样输入的数据。这就叫源同步 与之相应的是系统同步，就是一个外部时钟源同时给上下游两个设备供给时钟，上游设备用这个时钟发数据，下游设备用这个时钟采数据。

30. 名词解释
SRAM：静态随机存储器，存储速度快，容量小，掉电后数据会丢失，制造成本较高，通常用来作为快速缓存
FLASH：闪存，存储速度慢，容量大，掉电后数据不会丢失
DRAM：动态随机存储器，必须不断刷新，价格较便宜，访问速度慢，耗电量大，常用语计算机的内存
SSRAM：同步静态随机访问存储器，是SRAM的一种，在时钟的上升沿/下降沿启动访问，地址、数据和其他控制信号均与时钟信号相关
异步SRAM：访问独立于时钟，数据的输入和输出都由地址的变化控制
SDRAM：同步动态随机存储器
EPROM：可擦除可编程的只读存储器，紫外线擦除
EEPROM：电可擦除可编程的只读存储器，高压编程和擦除
FLASH存储器：电信号对其编程和擦除
FPGA：field programmable gate array 现场可编程门阵列
CPLD：complex programmable logic device 复杂可编程逻辑器件
IRQ：Interrupt Request 中断请求
BIOS：Basic Input Output System基本输入输出系统
USB：Universal Serial Bus通用串行总线
VHDL：very high speed integrated circuit hardware description language 超高速集成电路硬件描述语言
SDR：Software Defined Radio 软件定义的无线电
PCI：peripheral component interconnect 外设部件互连标准。1991年INTER公司推出的局部总线，为显卡、声卡、网卡、MODEM等设备提供了连接接口，最早提出的PCI总线工作在33MHz，传输带宽达到了133Mb/s
ECC：error checking and correcting 数据校验纠错，应用在内存上
DDR：double data rate 内存
ATPG：automatic test pattern generator 自动测试向量生成
CMOS：complement metel oxide semi-conduct
ECO：engineering change order 工程修改订单
Interrupt：中断，分为硬件中断和软件中断。
Pipeline：流水线，采用流水线技术的CPU使用指令重叠的办法，典型的流水线将每一条机器指令分为5步：取指、译码、取操作数、执行、回写。
VCO：Voltage Controlled Oscillator 压控振荡器

31. 简述FPGA设计流程，算法人员给你一段C语言描述的功能，需要经过哪几个步骤，使算法能运行在FPGA上（请包含vivado或 quartus内的几大步骤）

32. 集成电路前端设计流程，写出相关的工具。
前端设计的主要流程：
1、规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计
Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码
使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4、仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim， Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。
5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。
6、STA
Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。
7、形式验证
这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

33. 脉冲同步
• 怎样将一个慢时钟域的一个周期宽度的脉冲同步到快时钟域
• 已知时钟频率比率，怎样将一个快时钟域的一个周期宽度的脉冲同步到慢时钟域
将快时钟域传递的信号持续时间延长（通过计数器or状态机实现），使其大于慢时钟域的一个时钟周期；使用握手信号（反馈信号）；FIFO通信。
• 两边时钟域频率未知，如何同步一个脉冲到另外一个时钟域，描述实现即可
FIFO？

34. FPGA内的时钟信号需要什么特殊处理？
时钟树同步：使时钟尽可能在同一时刻驱动电路。
消除时钟skew。
片内时钟设计时需注意的几个方面：
(1) 所有的时钟尽量都要使用全局的时钟树资源，如果全局时钟资源不够，需要用到长线资源或本地走线资源的话，多留意时序报告中的clock skew，注意保持时间(hold time)问题。
(2) 通常情况下尽量使用内部的DCM及PLL等来产生各种频率的时钟，避免使用内部逻辑生成的时钟，因为它们可能引起设计中的功能和时序问题。由组合逻辑产生的时钟会引入毛刺造成功能问题，而引入的延迟则会导致时序问题。如果用组合逻辑的输出作为时钟信号或异步复位信号，那么在设计中就会出现毛刺。在同步设计中，寄存器输入数据的毛刺是很正常的，对设计没有什么影响。然而时钟输入（或寄存器异步输入）上的毛刺或脉冲则会导致严重的后果，窄毛刺可能违反了寄存器的最小脉冲宽带要求。如果当毛刺到达时钟输入时寄存器的输入数据正在变化，则无法满足建立和保持时序要求。即使设计没有违反时序需求，寄存器输出也可能会出现变化，造成设计中其他部分的功能不正常。用于生成内部时钟的组合逻辑也会增加时钟线的延迟，在一些设计中时钟线上的逻辑延迟可能会造成时钟偏移大于两个寄存器之间的数据通道的长度，从而造成hold time违反的问题。
如果一定需要由内部逻辑来生成时钟信号的话，必须采用寄存器输出。同时为了减小时钟域上的时钟偏移，应把生成的时钟指定到FPGA一个高扇出和低Skew的时钟分配树上，即为该输出信号分配全局时钟缓冲器(BUFG)或第2全局时钟资源来实现。
(3) 在逻辑设计时经常将主时钟分频，以产生所需的各种频率的时钟信号。对这种需求，建议一定要采用DCM或PLL，以保证时钟信号的稳定。如果采用逻辑来实现分频器，则一定要采用同步寄存器来实现。
(4) 在FPGA设计中选择时钟信号时，如果器件中存在BUFGMUX缓冲器，一定采用BUFGMUX来实现，这样可以避免产生时钟信号的毛刺；对于没有BUFGMUX的器件，需要采用同步和复位控制电路来实现，避免毛刺产生。

35. A和B为组合逻辑，A的总延迟为tcomA ns，B的总延迟为tcomB ns，（tcomB >tcomA），寄存器的建立时间为tSu ns，保持时间为tHd ns，输出延迟为tCo ns，不计时钟skew，请列式计算该电路运行时钟clk的最小时钟周期是多少 ns ？实际项目中如何利用工具找到关键路径？如何改善关键路径？



在planahead里面查看时序，关键路径会被标记出来。（Analyze Timing）
改善关键路径的方法：
1）插入寄存器（Add Register Layers），即在关键路径中插入寄存器。
这种方式会增加设计的时滞（clock latency）。插入了几个寄存器，结果输出就会延长几个周期，在不违反设计规格（对clock latency有要求）以及功能没有影响的时滞情况之下可以这么做。
2）并行结构。把串行改成并行。最典型的就是乘法器了。
作为一个16bit的乘法器，最省资源的就是等待16个clock出结果，也可以是设计成面积最大但是出来结果速度最快的，只需要一个周期就可以出来结果。
3）逻辑展开（Flatten Logic Structures）。
第一是逻辑复制，特别是针对大扇出，通常使用generate或者是在综合器中设定。
第二个是消除代码中的优先级。如果并行也符合你的设计要求，为了安全起见，最好还是写成case这种并行结构比较好。
4）寄存器平衡 （Register Balancing）。
在你的关键路径中移动你的寄存器。第一就是你手动移动：改代码；
第二就是设定综合器让它自己移动：尽量避免，会多导致代码移植性变差。
5）路径重组

36. 3bit的数的平方的逻辑实现（最简单逻辑）
最简单逻辑？能用最简单的逻辑表达式描述的逻辑关系，就能用最简单的电路实现。

37. 比较下面两个代码，利用FF、Adder、Mux等原件画出对应的框图，比较两个设计的优劣。
（a）always @ (*) begin sum = sel ? (A+B) : (C+D); end
（b）always @ (*) begin switch0 = sel ? A : C; switch1 = sel ? B : D;
sum = switch0 + switch1; end

38. 用verilog实现data_s = data_a*data_b+ data_c; data_a /data_b /data_c 同步输入，要求关键路径为一个8bit*8bit的乘法器，端口描述如下：（输入数据信号在valid_in有效时每个clk都会更新，valid_in会持续多个clk一直有效。）

39. 请将下列逻辑表达式化简到最简。
Y = AD + B(CD)’ + (AC)’ + (BC)’=B+D
Y = ABC + ABD + A(C)’D + (C)’(D)’ + A(B)’C + (A)’C(D)’=AC+C’D’+ABD

40. 用逻辑表达式描述电路+用cell搭建电路



状态机描述发送器

41. 时序问题+关键路径

42. 计算单元设计（verilog设计）

43. 共享单元设计（verilog设计）



[16:0] mult_result;

44. 接收数据单元设计（verilog设计）

45. DSP和通用处理器在结构上有什么不同？
DSP：采用哈弗结构
通用处理器：采用冯诺依曼结构

46. 说说定点DSP和浮点DSP的定义？
浮点DSP能直接进行浮点运算，一次完成，是直接用硬件完成的。
定点DSP无法直接完成浮点运算，需要用程序来辅助完成浮点运算。

47. 用mos管搭出一个二输入与非门



P沟道低电平开启(输入为0)，N沟道高电平开启(输入为1)

48. What is PC Chipset
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDEvg数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。

49. 如何用D触发器实现2倍分频的逻辑电路？