06 SV语法:decoder and encoder

AI summary
文档介绍了SV语法中的always_combunique casepriority casealways_comb用于描述复杂电路,语句在begin end中串行执行,左边为输出,右边为输入。unique casepriority case用于条件选择,分别处理唯一和优先情况。
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SystemVerilog
DigitalDesign
CircuitDescription

SV语法:Decoder and Encoder

always_comb

always_comb用于描述复杂电路。
begin end中的语句为串行执行。
always_comb中的语句为val1 = val2;的形式。
always_comb看成一个模块:所有=左边的变量为输出,=右边的(且没在=左边出现过)为输入。
always_comb为并行关系。

unique case

priority case

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