7.typedef
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Verilog Typedef
Digital Design
Custom Data Types
AI summary
本文介绍了Verilog中的自定义类型
typedef，包括基本用法、结构体(struct)、枚举(enum)和联合(union)的定义与应用。通过typedef，程序员可以更方便地管理变量类型，增强代码可读性和可维护性。高级语法（1）：typedef
数字电路中，万物皆为二进制。
类型同一为
logic，符合这一规律。但这对程序员，可能不太友好。- 需要管理变量的位数
- 同一位数的信号，可能意义完全不同
对此，引入自定义类型语法
typedef。1 typedef基础
基本格式为：
typedef 已有类型 新类型;声明与使用变量的语法：
用途举例：
2 struct
结构体struct可以描述一组相关的数据。
以译码器为例，按以前的写法，可能需要这样写：
结构体类型相关的语法如下：
struct语法有很多好处，用途也很广。
3 enum
枚举的语法形式为：
举例：
enum语法常用于编码（包括状态机的编码）。
enum类型的变量，在Vivado仿真里会显示枚举项。（参考我的视频《编码和译码的应用》）
枚举项被视为常量，各枚举类型的枚举项名字不能冲突。
enum类型的变量，赋值时只能用枚举项。
4 union
联合类型的语法：
对union类型的变量进行赋值时，要注意多驱动。
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