08 雷达抗干扰FPGA实现

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Radar Interference Mitigation
FPGA Implementation Techniques
Signal Processing Algorithms
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Sep 13, 2024 05:14 PM
AI summary
本文讨论了雷达抗干扰的FPGA实现，涵盖了CORDIC算法在强干扰中的应用、基于伪随机序列的噪声干扰处理、相位编码雷达信号处理原理及其FPGA实现，以及副瓣匿影技术和频率分集信号处理的基本原理和实现。强调了FPGA时序优化的重要性和方法。
第一讲本次内容一、cordic ip核在强有源干扰中的应用二、基于伪随机序列的噪声干扰FPGA实现三、波形设计—相位编码的雷达信号处理原理（一）四、基于FPGA的相位编码雷达信号处理实现（一）第二讲一、副瓣匿影和副瓣对消联合处理的基本原理二、基于FPGA的副瓣匿影实现三、FPGA程序时序错误对工程的影响四、如何优化FPGA时序（一）第三讲本次内容一、频率分集信号处理的基本原理二、基于FPGA的频率分集信号处理的实现三、Ultrafast设计思想和理念四、如何优化FPGA时序（二）

第一讲

本次内容

  1. cordic ip核在强有源干扰中的应用
  1. 基于伪随机序列的噪声干扰FPGA实现
  1. 波形设计—相位编码的雷达信号处理原理（一）
  1. 基于FPGA的相位编码雷达信号处理实现（一）
后续讲解副瓣匿影的FPGA实现以及频率分集对干扰处理的作用FPGA实现的综合技巧和XDF中给出的时序优化建议以及在雷达工程中的应用

一、cordic ip核在强有源干扰中的应用

  1. 对于幅度很强的干扰，我们判断的依据是根据回波信号的iq求模，然后根据模值大小判断是否属于强干扰。CORDIC（Coordinate RotationDigital Computer）坐标旋转数字计算机，是数学与计算机技术交叉产生的一种机器算法，用于解决计算机的数学计算问题。发展到现在，CORDIC算法及其扩展算法大致有三种计算模式：圆周旋转模式、线性旋转模式和双曲线旋转模式，分别用来实现不同的数学运算。
Cordic ip vivado 演示

二、基于伪随机序列的噪声干扰FPGA实现

Vivado演示

三、波形设计—相位编码的雷达信号处理原理（一）

  1. 基本概念
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      notion image
  1. 模糊函数
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  1. 结论：当存在多普勒频率时，主峰要下降，旁瓣要增加，主旁瓣比要降低
  1. MATLAB仿真脉压

四、基于FPGA的相位编码雷达信号处理实现（一）

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第二讲

  1. 副瓣匿影和副瓣对消联合处理的基本原理
  1. 基于FPGA的副瓣匿影实现
  1. FPGA程序时序错误对工程的影响
  1. 如何优化FPGA时序（一）

一、副瓣匿影和副瓣对消联合处理的基本原理

  1. 雷达电子对抗环境中，针对噪声干扰或者假目标干扰的单个干扰因素进行对抗的技术已相对成熟，但噪声干扰往往和密集假目标复合存在，近年来噪声加密集假目标复合干扰应用手段得到发展，我们实际工程主要是对噪声干扰和密集假目标分别进行了干扰效能分析，并提出了可以联合采用这2 种干扰，达到对雷达同时压制和欺骗目的。有源干扰主要是从副瓣进入雷达天线，为消除这种干扰，雷达普遍采用自适应副瓣相消(ASLC)和副瓣匿影(SLB) 技术。
  1. ASLC 技术可以对消掉噪声干扰，但无法抑制欺骗性干扰．而SLB 技术则主要利用主、辅天线增益的不同，对主辅通道信号的幅度进行比值，通过匿影门限的判决，从而抑制假目标干扰，但无法滤除噪声干扰。
  1. 常规示意图
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  1. 工程示意图
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二、基于FPGA的副瓣匿影实现

Vivado演示

三、FPGA程序时序错误对工程的影响

  1. 程序不稳定
  1. 时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
  1. 分析时序，本质上是节点对节点之间的时序分析，如果没有节点，时序也就无从谈起。在FPGA中，我们可以把节点当作是寄存器与寄存器之间的时序分析，寄存器与寄存器之间可能还有一些组合逻辑充斥着。所以时序路径通常有四大类：
      2. （1）寄存器到寄存器类型，即reg2reg；
      （2）输入引脚到寄存器类型，即pin2reg；
      （3）寄存器到输出引脚类型，即reg2pin；
      （4）输入引脚到输出引脚类型，即pin2pin；
      针对上述四种基本时序路径，最关心的就是数据信号和时钟锁存沿之间的建立时间和保持时间的关系。

四、如何优化FPGA时序（一）

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第三讲

本次内容

  1. 频率分集信号处理的基本原理
  1. 基于FPGA的频率分集信号处理的实现
  1. Ultrafast设计思想和理念
  1. 如何优化FPGA时序（二）

一、频率分集信号处理的基本原理

  1. 在一个重复周期内发射在时间和频率上互相错开的多个高频脉冲；接收时，将同一目标的多个回波信号，经信号处理集中输出的雷达技术。用以增加雷达的平均发射能量，提高接收机信杂比，降低目标回波的起伏，增强雷达的抗干扰性能和改善雷达的可靠性。采用频率分集技术的雷达，常称为频率分集雷达。在对海警戒雷达和舰艇对空警戒雷达中常得到应用。
  1. 区别频率捷变雷达
      2. 使发射脉冲的载频以一定的规律或随机方式在较宽的频带内作快速改变的雷达技术。采用频率捷变技术的雷达，常称捷变频雷达。用于有效地对抗窄带瞄准式有源干扰，并能提高作用距离、测量精度和抑制海浪杂波等。分非相干频率捷变和全相干频率捷变技术两类。
  1. 采用频率分集雷达主要还是针对目标回波的起伏，目标回波起伏主要分为
      2. （1）幅度起伏
      （2）相位波前起伏
      （3）极化起伏
      （4）多普勒起伏
      （5）脉冲时间起伏
  1. 实际应用
      2. 例如：对于起伏很大的海上目标，一个频点做16个脉冲的非相参积累和使用四个频点做四次非相参积累然后输出，SNR增益是不一样的。提高1.6倍（要看回波情况和雷达指标要求）
      上述情况实际是从一维到多维进行SNR的提升
      角闪烁误差是影响相控阵雷达跟踪精度的主要因素，必须对其进行抑制。频率分集技术抑制目标角闪烁的有效性，取决于去除脉间相关性的性能，即要求雷达发射信号必须有较大的频率间隔，频率分集可以很好应对由于闪烁噪声的回波相位畸变从而引起的测角不准问题。

二、基于FPGA的频率分集信号处理的实现

Vivado演示

三、Ultrafast设计思想和理念

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  1. 综合：有限的用户复制
      • 严苛的MAX_FANOUT 约束没有好处
      • 如有需要，可仅在小模块内使用MAX_FANOUT（局部复制）
      • 在手动复制的单元上使用KEEP优化设计：基于工具的粗疏复制
      • 基于完整设计或大型设计层级
      • 撤销严格的用户/IP 复制
      • 将多个等效驱动器合并为单个驱动器，可提高复制质量
      • 对控制集使用-control_set_merge
      • 对所有信号类型使用-merge_equivalent_drivers
      • 基于模块的扇出复制：-hier_fanout_limit<number>
      • 布局设计：基于工具的中等粒度复制
      • 基于早期布局和时序信息
      • 物理优化设计：精细粒度复制
      • 基于准确时序信息
  1. 保持LUT、Block RAM、DSP 少于80%
      • 保持Slice 寄存器少于65%，FF/LUT 之比小于2
      • 在SLR 间平衡逻辑，以避免QoR、逻辑问题
      • LUT/RAM/DSP 利用率> 80%
      • FF 利用率> 50%
      • 控制集> 7.5%
      • 面向大量设计对象
      • 重叠的时序例外
      • 成本不菲的层级对象搜索

四、如何优化FPGA时序（二）

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