分频器设计
AI summary
分频器设计涉及将输入时钟频率降低为输出时钟频率,分为整数分频和小数分频。整数分频包括偶数和奇数分频,使用计数器实现。小数分频可分为半整数和非半整数分频,后者不稳定。设计示例包括50MHz到25MHz、5MHz和3MHz的分频电路,并提供练习任务以巩固学习内容。
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Sep 24, 2024 01:30 PM
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Frequency Division
Clock Signal Processing
Digital Circuit Design
一:分频器
可以使输入时钟得到输出时钟:一般大多会采用分频器(输出频率小于输入频率)。
50MHZ------>1KHZ…
分频器分类:整数分频(偶数/奇数分频)和小数分频(半整数分频/非半整数分频)。
所有的分频器实现均采用计数器思想。
二:整数分频(偶数分频)
实例1:50MHZ~25MHZ(2分频电路:特例)
实例2:50MHZ~5MHZ(10分频电路)
占空比:对于时钟信号而言,高电平持续时间占整个周期比值。
尖峰脉冲:对于时钟信号而言,高电平持续时间占输入时钟的一个周期。
计算公式:输入时钟50MHZ 输出时钟5MHZ
cnt_max = 50MHZ / 5MHZ = 10
cnt_max = 200ns / 20ns = 10
CNT_MAX = Fclk_in / Fclk_out
三:整数分频(奇数分频)
实例3:50MHZ的3分频(DUTY:2:1)
实例4:50MHZ的3分频(DUTY:1:1)
结论1:设置两组计数器(cnt1/cnt2),cnt1计数器以时钟上升沿计数(0~2),产生输出3分频电路clk_out1(DUTY:2:1);cnt2计数器以时钟下降沿计数(0~2),产生输出3分频电路clk_out2(DUTY:2:1),输出clk_out(DUTY:1:1)是由clk_out1和clk_out2相与实现的。
结论2:设置两组计数器(cnt1/cnt2),cnt1计数器以时钟上升沿计数(0~2),产生输出3分频电路clk_out1(DUTY:1:2);cnt2计数器以时钟下降沿计数(0~2),产生输出3分频电路clk_out2(DUTY:1:2),输出clk_out(DUTY:1:1)是由clk_out1和clk_out2相或实现的。
实例5:50MHZ的3分频(DUTY:1:1)
四:小数分频(半整数分频:1.5/2.5…)
一般来说,小数分频可以分为半整数和非半整数分频电路。
对于非半整数分频电路一般采用扣除时钟的方式实现的,但是这种实现方式所产生的电路不是十分稳定的(会产生毛刺现象),所以在一些实际案例当中通常不采用非半整数分频电路。
实例6:设计一个半整数分频电路(2.5分频),占空比2:3(高电平持续1个时钟周期,低电平持续1.5个时钟周期)。
结论:产生clk_out5_1(5分频电路占空比1:1)和滞后一个周期clk_out5_2(5分频电路占空比1:1)相异或可以得到2.5分频电路,占空比2:3(高电平持续1个时钟周期,低电平持续1.5个时钟周期)。
五:练习
- 完成上课内容
- 完成偶数分频(尖峰脉冲)
- 尝试完成2.5分频电路的实现
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