高频总线上的串阻问题

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在高速电路中,建议在高速总线上加33Ω串联电阻,以实现阻抗匹配、降低电压波动和振铃效应,并方便调试。测试表明,未加串阻时,时钟波形出现异常,导致数据读取错误;而加上串阻后,时钟波形平滑,信号质量改善。串联电阻通过形成RC高频滤波电路,降低信号边沿的陡峭程度,推荐在高速时钟总线上使用串阻,通常选择33Ω或22Ω为最佳。
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Impedance Matching
Signal Integrity
High-Speed Circuit Design
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Sep 23, 2024 02:29 PM
在高速电路中,工程师常常建议在高速总线上加33Ω串联电阻,理由有三:
  • 用于阻抗匹配
  • 可以降低电压波动与振铃效应,减小信号边沿陡峭程度,减少高频噪声及过冲
  • 也方便调试
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我在调试DSP6713访问SDRAM总线时,使用时钟频率50MHz。
第一个PCB版本使用0Ω串联电阻,测试SDRAM没有问题,但第二版PCB使用0Ω发现EMIF的时钟波形出现异常,读取SDRAM数据也出错。出错波形如下:
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时钟波形呈现如上图所示的结果是:原本一个时钟上升沿,由于电压的波动,时钟存在多个上升沿(如上图),因此会造成原本一次采样的地方变成多次采样,时序就错了。
加上33Ω的串联电阻后,时钟波形变得平滑,如下图。
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由此可见,加与不加串阻对信号还是有影响的!推荐在高速时钟总线上都加上串阻。
串联电阻能平滑信号的原理是RC高频滤波电路
因为如果一个信号的边沿非常陡峭,含有大量的高频成分,将会辐射干扰,另外,也容易产生过冲。而串联的电阻,跟信号线的分布电容以及负载的输入电容等形成一个RC电路,这样就会降低信号边沿的陡峭程度。
我们知道RC电路的截止频率为f = 1/(2π*(RC)^(1/2)),所以R和C的值都不能太大,根据经验,通常选择33Ω或22Ω为最佳。
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